32nm是发展方向 芯片厂商制造工艺对比

　　目前半导体厂商所面临的挑战之一，就是工程师已经无法自如应用很多决定性能、密度以及功耗的重要参数。在45nm节点上，在做到漏电控制的同时，物理栅极的厚度已经再无法减少了。一旦硅氧氮化物（锡永）栅极材料变薄，就会使得漏电不断增加。于是相关意见非常清楚了，这就是半导体技术未来需要从SiON 向 high-k/metal栅极发展，以保持Effective Oxide Thickness (EOT)的连续性，同时实现32nm及更精细的氧化物物理层厚度。

　　当年Intel曾展示了使用了45nm high-k/metal栅极来截止电流。自2007年未，Intel已经推出了基于45nm工艺的处理器产品（Penryn) ，而该公司在2007年公布的IEDM报告，也是半导体界首次对 high-k/metal栅极所能获得的成就进行了展望。

　　而在IEDM 2008大会的处理器技术会议上，业界的焦点变成了向32nm转移。会上出现了5种不同的有关32nm工艺的论文，不过每一篇都是基于High-K(高K)栅电介质+Metal Gate，实现了在增加管线控制的同时减少漏电。

　　向high-k/metal栅极的转移，对于整个业界来说绝对是一次挑战，并且将会加速芯片产业的整合。这成为了其中几个45nm前忠实拥护者的转折点，他们最终选择了停止内部发展新的工艺技术。

　　无论是德州仪器或者是富士通，都是以高性能的工艺技术而闻名，并且与多家实力强劲的CPU设计团队拥有合作关系。这两家公司在代工合作伙伴的选择上都是TSMC，无论这样的决定是否因为high-k/metal技术高昂的开发成本，但是现在的情况对于两家公司而言都不会感到轻松。目前这两家公司承受着沉重的财政压力，而工艺的发展与升级的代价则无法想像的高昂。

　　R&D中心的高成本以及人才的缺乏，加速了竞争对手之间的合作，这样R&D的成本也可以由竞争对手共同承担。比如IBM与其世界级的研发人员，成为了这个发展趋势的主要推动者与受益者，IBM与很多业内公司进行了SOI方面的合作。从历史的发展来看，IBM的合作伙伴一直都是一些较小的芯片设计商，但是最近IBM也开始与STMicroelectronics，Toshiba 和NEC这些大型IDM进行合作。作为目前处于领先地位的公司，Intel和TSMC已经放弃了与任何企业发展联盟，而两家公司的收入与规模，也会轻松得与摩尔定律的发展继续挂钩。

　　所有的人都会同意high-k/metal栅极需要CMOS技术继续有效的发展。不过这里几家公司之间也存在激烈的讨论，也就是什么是栅极堆栈生产最佳技术方面的讨论。这里主要有两种方法，分别为 “gate - first ”和“gate last”。Intel是“gate last”的坚定支持者，而其他公司则倾向于使用“gate - first ”技术。

　　Intel的45nm工艺已经被多家不同的逆向工程公司所分析，而其“gate first”32nm工艺自然也被彻底得进行了检验。结果就是，“gate replacement”（gate last）很少有技术够应用在“gate - first ”工艺上，比如硅基与high-k栅极之间的第一个中间层，而其他技术无法使用。

　　比较起来，“gate first”与当前的 SiON栅极和多晶硅栅极堆栈（polysilicon gate stacks）有些相似。基于high-k halfnium的栅极和金属电极材料都不是传统材料，“gate first”技术的一个难题就是，找出能够抵抗高温的晶体管堆栈（超过摄氏1000度），而且还需要与适变技术要求一致。“gate first”技术的支持者表示，该技术更简单并且可以更好得适应将来节点的发展。

　　“gate replacement”技术首先是形成硅基与high-k栅极之间的SiO 2或SiON接口，这样就会在绝缘体上形成超薄的保护层( PFETs为TiN， NFETs为TiAlN ），其次就是临时多晶硅栅。接下来就是形成源漏，硅化和停止蚀刻以及第一层间绝缘。在这点上，多晶硅栅极会被移除同时更多的金属被加入晶体层完成金属栅极。这个整个过程要远比“gate first”复杂。

　　但是“gate first”也有其优势。首先就是PMOS和NMOS可以分开使用，这样就可以实现更好的优化。同时两种金属不需要暴露在高温下而只是简单的材料选择。最后就是，Intel声称多晶硅栅极的清除可以被用来增强应用技术，从而可以提高截止电流。

　　随着工艺的不断提升，在没有找到193nm ArF光源的替代之前，印刷技术正面临着越来越严竣的考验。这里有两种改善方案：减少k 1或者增加数值孔径（numerical aperture）。去年几乎所有的半导体厂商（除了Intel），均宣布将会在45nm节点使用Immersion Lithography（沉浸式光刻）技术来满足未来的需求，大家最熟悉的，可能就要算AMD的羿龙II处理器了。

32nm SRAM Cell, 标准单次曝光

　　为了获得32nm工艺上期望的尺寸值，业界统一的意见认为，两次图形曝光是所需要的光刻技术。来自东芝和NEC的相关论文，也显示了标准单次曝光的不适应性。上图是0.124um² SRAM单元的SEM图片，这里显示出了gate to gate (A)和contact-bar to contact-bar (B)的缺点。而相对应的是，下面这张图片则显示出了两次曝光的好处，可以看到多个相同尺寸的SRAMs的更明确界定，同时也没有明显的缺陷。

32nm SRAM芯片， 两次图形曝光

　　幸运的是，两次图形曝光光刻工具要比沉浸式光刻破裂要少。当然另一个问题就是，当未来推出22nm工艺之后，会需要什么样的额外技术。

　　在SOI联盟中，IBM、Freescale和AMD都已经在开发45nm high-k/metal栅极，这三个合作者展示了一篇有关32nm工艺的论文，主要聚集于high-k/metal栅极 32nm SOI工艺的产量。其中的一个主要摘要，就是异常高的驱动电流以及小尺寸16Mb阵列的超小SRAM芯片。而在IEDM 2008上，则讨论了45nm工艺使用high-k/metal栅极堆栈的尝试。

I on vs. I off 曲线， IBM高精度45nm SOI工艺

　　上面这张图片显示的是截止电流。根据报道，AC驱动电流为1632/1192uA/um 、200nA/um Ioff和1.0Vdd；这个在图上显示为黑色的线。由于SOI的自散热效果，DC截止电流要低一些。

　　实验及模拟数据显示了，将L gate降至25nm以及EOT由1.4nm降至 1.2nm后的电容损失。同时模拟结果进一步显示了，当需要23nm L gate时，EOT需要降至1.0nm。

　　Common Platform alliance透露了有关计划应用于主流产品的高性能bulk 32nm工艺的目的，比如消费类产品、显卡以及其他计算机并行设备产品。Common Platform的主要生产合作伙伴为IBM、Chartered和三星，后来加入的合作伙伴包括有Infineon，Freescale，ST Microelectronics 以及 Toshiba。这也使得IBM重返高性能bulk芯片领域，同时IBM与common platform在将130nm应用在SOI后，就已经公布了低功耗bulk工艺的结果。

　　在VLSI 2008上，32nm工艺所使用的单金属栅极就已经公布，同时通过以前的四项重要技术提升了性能。在NFET方面，则使用应变记忆技术（stress memorization）和 tensile stress liners技术来提升性能，同时PFETs则通过内置资源以及SiGe获得改进。这样 NMOS和 PMOS晶体管栅极有效氧化物的厚度可以按比例减少至1.2nm和1.4nm，不过这个要比在IEDM上展示的其他32nm工艺厚。

I on vs. I off 曲线，IBM高性能32nm bulk 工艺

　　上图展示的是该工艺下I on和I off 曲线，以及在 1250/855uA/um / 100nA/um I off 和 0.9V dd情况下的NMOS/PMOS截止电流。在相同V dd和低漏电10nA/um条件下，结果为1050/650uA/um，而在最低漏电水平1nA/um时则为855/550uA/um。

0.157um 2 SRAM 内存，IBM高精度32nm bulk 工艺

　　之前的工艺节点并不适合于SRAM的按比例发展，这是由于特征尺寸下减少尺寸的晶体管的漏电限制。high-k/metal栅极堆栈消除了这些限制，而SRAM芯片的尺寸可以达到0.157um²。这个面积只是前一代产品的1/2。上图所展示的就是该SRAM芯片，可以看到其界限与两次图形曝光一样。而一个重要指标“ contacted gate pitch”为126nm。

　　分级互联堆栈据报可以将一级金属层缩小0.7倍，同时可以在相同容量下加入一个新的4x金属层以大量减少电阻。而额外的一个low-k互连绝缘层(k~2.4)则用于金属布线绝缘。

     Intel带来了高精确性32nm bulk工艺的最新论文。不过这篇论文上交IEDM有所延迟，不知是否是出于竞争方面的考虑，或者是需要获得更精准的数据。Intel的32nm工艺是其使用high-k/metal栅极之后的第二代栅极替换技术，并继续在PMOS 和 NMOS栅极上使用了两种不同金属。目前Intel最青睐的就是“gate last”技术，因为可以通过优化获得更高的驱动电流。在最初的一篇论文中，Intel声称“gate last”电流能够增强嵌入资源和 漏（drain）区选择性SiGe，并且同时能够分别优化 NMOS 和 PMOS，从而可以稳定提升 PMOS驱动电流。

     这个也是Intel使用193nm沉浸式光刻后的第一个节点。在45nm工艺上，业界大部分都转入了沉浸式，但是Intel选择是对关键层使用二次图形曝光。正如之前介绍的，在32nm工艺上二次图形曝光和沉浸式光刻都是必需的。

I on vs. I off曲线，Intel高精度32nm工艺

    Intel在其展示里介绍了记录的电流，可以看到再一次超越了其他所有的公司。在I on vs. I off 曲线显示，Intel报道的电流为1.55/1.21mA/um，1.0V dd/100nA/um I of;相比前一代技术提升了14％和23％。线性驱动电流相对于45nm工艺分别提升19% (NMOS) 和 11% (PMOS)。

0.171um 2 SRAM内存，Intel高精度32nm工艺

     Intel报道其32nm SRAM芯片的尺寸为0.171um²，用于291Mb测试芯片。在相关的展示中，该SRAM测试芯片频率在1.1V的工作电压下达到了3.8GHz。该SRAM芯片的尺寸只有前代产品的0.494倍，其比例缩小看来是因为沉浸光刻技术的使用而得到了提升。上图展示的就是该SRAM芯片。

Intel互连堆栈横断面 M1-8

     Intel同时也布了当前最小的“ contacted gate pitch”为112.5nm，领先于其他竞争对手甚至是TSMC的28nm工艺。

     TSMC也展示了高精度32nm工艺的相关介绍，不过业界主要聚焦于它的28nm半节点，这个工艺主要面向的是性能级GPU、FPGAs 以及一些移动设备产品。同时根据一些报道，很多用户更关心28nm工艺，而不是32nm工艺。不幸的是，TSMC并没有做出相关的展示（包括28nm工艺信息）。TSMC的28nm工艺选择的是“gate first”，内置 SiGe的high-k gate/metal-gate材料及应变氮化物，这些都可以增加NMOS晶体管的性能。TSMC第二代193nm沉浸光刻技术 (NA=1.35)用于所有的critical层。  

I on vs. I off曲线， TSMC高精度32nm 工艺

     TSMC报道了32nm工艺下的高性能驱动电流，从上图可以看到达到了1340/940uA/um和100nA/um I off 1.0V dd 以及980/650uA/um/ 100na/um I off / 0.85V dd。下图则显示出了固定100nA/um电流下时的NMOS 和 PMOS的电流强度。根据报道，TSMC同样会对最低功耗实现尽可能的优势。

L gate vs. I on，TSMC32nm工艺

     TSMC展示了基于其32nm工艺的2Mb SRAM 测试芯片所使用的 0.15um² SRAM芯片。如果是28nm工艺，那么SRAM芯片尺寸将只有0.13um²。

0.15um 2 SRAM内存，基于 TSMC 32nm 工艺

     上图则显示了栅腐蚀后SEM 的32nm芯片，这里同样显示出了二次图形曝光的效果。TSMC的栅极接点间隔将会决定芯片的密度，32nm工艺下为130nm，28nm工艺上则为117nm。TSMC的互连堆栈则最多使用了low-k (<=2.55)绝缘体Cu互连层，这样45nm以上工艺可以增加30％以上的金融容量。 

    Intel还介绍了一种变量45nm bulk工艺，针对SOC处理器以及低功耗产品进行了优化。从历史来看，Intel都会在推出主要的先进工艺一年后，推出这些低功耗工艺。Intel的论文率先提出了低功耗工艺集成high-k/metal栅极堆栈，其影响与Intel去年首度推出45nm工艺相似。

     Intel的低功耗工艺继承了高精度45nm工艺的很多特性。首先就是，两个工艺都在high-k/metal栅极堆栈上使用了“ gate last”或“gate replacement”技术，通过PFETs 和 NFETs两种不同的金属以及压力技术，实现驱动电流的增加。物理上则都使用了1.0nm EOT和160nm 接触栅极节距。低功耗工艺下，栅极的长度增加至了40nm，同时降低了功耗，而V dd则增加至1.1V。前一代65nm低功耗工艺的接触栅极节距为220nm，使用了1.7nm EOT 和 55nm L gate。

I on vs. I off 曲线， Intel低功耗45nm 工艺

     上图展示的是NMOS 和 PMOS的I on vs. I off曲线图，截止电流为1080/860 uA/um（I off =1na/um 1.1V dd ）。另外相关的优化将可以最小化节点的漏电。Intel同时还推出了高电压I/O晶体管，也显示出出从high-k/metal栅极堆栈获得的好处。PMOS 和 NMOS的截止电流为0.62/0.52mA/um（1.8V 、 100pA/um I off）。PMOS的结果相对于SiON/poly栅极提升 17%。不过NMOS截止电流提升是很大的达到了57%。

     由于Intel的低功耗工艺针对SOC产品进行了优化，因此大部分特性都是为其设计。

    Toshiba与NEC的合作论文则讨论了二者在32nm工艺合作上的心得。与IBM，Freescale 以及AMD的论文一样，这两家公司同样也没有关注现有工艺的产量，而突出介绍了已经获得成就和一些有趣的观点。该论文讨论了使用“ gate first”技术的high-k/metal栅极堆栈对32nm工艺的成本以及产量优化。与基他厂商不同的是，Toshiba 和NEC回避了二次曝光技术，而是使用了单次曝光193nm 沉浸光刻。

     经过评估，由于严格的覆盖要求所引起的缺陷率问题，二次曝光技术被认为并不是很好的选择。而前一代工艺的数据也显示出，使用二次曝光相对于单次曝光光刻缺陷率增加了25％。但是标准单次曝光技术无法满足SRAM尺寸和栅极密度的需求，这点在前面已经有说明。

     因此Toshiba 和 NEC选择了独有的光刻技术以增加分辨率。通过改进的Rayleigh方程式中的k 1参数，这个独有的光刻技术获得很高的成就。Toshiba和 NEC并没有透露额外的光刻条件，不过表示他们的技术线宽度提升45％。另外SRAM使用的弯闸芯片也由于较大的闸面积V t减少了8%。使用这样技术以及4层Cu互连堆栈以及 ultra low-k互连绝缘导，Toshiba 和NEC实现了 0.124um 2 SRAM的生产。

0.124um 2 SRAM 内存，使用的是Toshiba 和NEC 32nm 工艺

     最终，Toshiba 和NEC通过32nm工艺将成本下降了50％。同时两家公司表示，由于工艺步骤更少，同时有效提升了良品率，其使用的独有的单曝光光刻技术达到了与双曝光光刻技术相同的产量，同时成本低9％。另外通过减少V t失谐，也降低了poly-silicon/SiON栅极向high-k/metal栅极转换的成本。不过两家公司相关的展示并没有介绍晶体管的物理特性，比如 L gate，T ox以及截止电流。

     IBM，Global Foundries以及Freescale也发表论文介绍了他们的32nm高精度SOI工艺，由45nm SOI工艺发展而来。这个工艺两个最重要的应用就是由IBM和AMD设计的高性能处理器。这篇论文介绍了沉浸光刻工艺以及IBM正在使用的二次曝光技术在SRAM内存生产上的应有保障。

      IBM的32nm SOI工艺使用的是基于“gate-first”技术的 high-k/metal栅极堆栈。新的栅极堆栈将能够按比例将T inv减至1.2nm，同时在保持相同栅电容的情况下将 L gate减至26nm，同时poly gate堆栈的尺寸保持在2.0nm － 35nm。通过Embedded SiGe技术，可以改善PFETs的截止电流，而“ Dual - Stress Liners ”(DSL)技术则同时增强了 PFET 和 NFET的灵活性。

IBM 32nm SOI工艺下，I on vs. I off 曲线

      可以看到IBM的AC截止电流给人的印象相当深刻，这也与Intel的性能相当，IBM同时也表示截止电流是在标准漏电水平100nA/um下获得的。在V dd 1.0下，IBM可以获得1550/1220uA/um截止电流，而NFETs 和 PFETs的DC截止电流为1500/1180uA/um。

     该论文同时也唤起了对high-k/metal栅极堆栈的不太明显的影响。其中一个优化有关降低栅极堆栈电阻，从而提升AC性能，根据作者的介绍可为FO3带来10％的提升。第二个就是DC截止电流与性能之间的平衡。特别是作者发现最佳的DC截止电流是在使用高寄生电容的情况下获得的，这会引起性能的下滑。因此处理器工程师选择减少DC截止电流以提升性能，其副作用就是在固定频率下减少电容提高功率。

0.149um 2 SRAM内存，使用 IBM高精度32nm SOI工艺

      IBM的SRAM尺寸改进了约5％，达到了0.149um²。HK/MG堆栈的好处就是较低的V t失谐，这将有助于SRAMs运行于较低的工作电压下。而接触栅极节距则按比例缩小0.7倍，减少至130nm，传导层堆栈也按比例增加至最高11层。另外有意思的是，该论文并没有提到IBM研究机构宣传的‘air-gap'绝缘体。

     下面这张表格列出了各个工艺的对比，里面的内容相当详细，包括有使用的光刻技术、栅极材料以及接触栅极间距等。

生产工艺对比详表（点击放大）

      在光刻技术一栏，可以看到使用的是单次或者是双次曝光技术。这里可以看到多种DP技术，但是LELE（litho-etch-litho-etch）在顶级技术的尝试中占主流位置。上述介绍的工艺基本上都是使用的LELE。

    下面的图表显示出，在当前高精度芯片技术下的 NFET (X-axis) 和 PFET (Y-axis)的性能。值计算下来为1000 * V dd / I on，这里使用大值1000是为了确保值能够接近于1。较小的值表示更小的延迟和更快的晶体管。

     图表右上角是更先进的工艺，左下角为较老的工艺。其中使用 high-k/metal栅极堆栈的工艺标注为正方形，而使用传统工艺技术的则使用菱形标记。各家公司使用了不同的颜色进行标注，其中蓝色代表Intel，绿色代表IBM联盟，红色代表TSMC，橙色代表富士通，棕色表示TI。

      在论文中，IBM 45nm SOI的电流为 200nA/um I off，因此作者估计AC截止电流为 100nA/um I off，而DC截止电流由于自散热效果因此会低一些。

100nA/um I off 下的晶体管截止电流（点击放大）

     从结果来看，IBM和Intel的晶体管性能最强，其中Intel PMOS性能高出7％。这也表示Intel，IBM 和AMD的设计团队的设计基础是基本接近的。根据介绍，Intel将会在2009年晚些时候推出32nm工艺，这要比IBM和AMD领先将近1年。这也意味着在将近一年的时间里，Intel会拥有性能上的优势。

      IBM 45nm high-k /metal栅极SOI工艺给人的印象相当深刻，基本上体现了32nm工艺的性能。不过从描述来看应该是以研究为主，可能并不会获得实际生产。不这令人惊讶的是，Intel较老的45nm high-k/metal工艺则经受住了考验。当然如果让其与32nm high-k/metal工艺进行竞争，是肯定没有指望的。

       IBM与TSMC均展示了32nm bulk工艺出色的性能，以及相对于当前45nm工艺的提升。IBM与TSMC两家公司基本相同，但是有略有区别，其中TSMC的PFETs性能更好，但是在NFET 性能上要略逊一筹。

（点击放大）

    上图展示了不同工艺下的间距，可以看到45nm和32nm在间距上的差距是明显的。