主频率降低50%，效能如何？

●主频率降低50%，效能如何？

　　在Core微架构问世之前，四倍并发总线频率已经成为区分Intel DT级各阶层处理器产品定位最为直观的依据，NetBurst微架构末年所形成的Pentium Extreme Edition系列1066MHz、Pentium D/Pentium 4系列800MHz、Celeron D系列533MHz的格局则恰好印证了这一点。当然，由于采用了高低不同的倍频政策，三者之间在处理器主频率方面并无明显差异。

　　不过在进入Core微架构后，仅Celeron 400系列的Quad Pumped Bus四倍并发总线频率便由Cedar Mill核心Celeron D 3xx时的533MHz越升至现时的800MHz（外频由133MHz提升至200MHz），这与双核心的Pentium Dual-Core E2000系列乃至Core 2 Duo E4000系列完全一致，加之相仿的主频率设定，使得我们在更多时候是通过处理器核心数量以及二级缓存容量对三者进行区分的。

Celeron 400系列处理器倍频规格仅被限定于x6——x12之间

　　虽然前端总线频率仅为533MHz，但是旧有Cedar Mill核心Celeron D 365处理器的主频率依然达到了3.6GHz，这自然得益于其高达x26的倍频规格。而在基于Core微架构设计的Celeron 400系列处理器中，其倍频规格仅被限定于x6——x12之间，也就是说该系列产品目前有可能所达到的主频率向上也仅为2.4GHz，向下则更是能够低至1.2GHz。

Intel Wide Dynamic Execution

　　当然，我们并不能够仅凭14：31的Pipeline Stage流水管线级数就认为Celeron 400系列无法达到Cedar Mill核心Celeron D系列的高主频，毕竟对于现时普遍采用乱序执行方式的x86架构微处理器而言，流水管线级数的数量也仅仅是具有参考价值。双核心也好，单核心也罢，毕竟对于基于Core微架构设计的处理器产品而言，将其前端总线以及外频频率翻番还并不是一件很困难的事。

　　与仅拥有一组Complex Decoder复杂译码单元的NetBurst微架构相比，Core微架构共拥有三组Simple Decoder简单译码单元和一组Complex Decoder复杂译码单元。考虑到现时普通常见x86指令均可以通过Simple Decoder简单译码单元将其编译为一组Micro-Op微指令，而只有在极少数复杂的科学运算环境下才需要通过Complex Decoder复杂译码单元将其编译四组Micro-Op微指令，因此即便AMD K8微架构拥有多达三组的Complex Decoder复杂译码单元，但其则很难能够被充分利用，反倒是能够同时编译四组x86指令的Core微架构拥有更加优秀的执行效率。