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晶体管集成电路技术遭遇瓶颈
1947年贝尔实验室肖克莱等人发明了晶体管，1958年仙童公司Robert Noyce与德仪公司基尔比同时发明集成电路，再到1971年Intel推出全球第一颗微处理器。今天基于集成电路的各种设备已经深深的改变了我们的生活方式，并且革新了我们所生活的社会。不管是手机还是日益普及的其它数码产品都是基于集成电路，而在基于集成电路的各种设备中，中央处理器无疑是集成电路高科技应用的标志性产品。
从1958年集成电路诞生至今的60余年的发展历程中，集成电路的制造工艺除了1960年H H Loor和E Castellani发明的光刻工艺以及之后对光刻工艺的不断改进之外，还有与之紧密相伴的新材料学。
近十年来不管是AMD还是Intel，每发布一颗CPU就会顺带标注该芯片所用的制程技术，最初只标榜晶体管的密度、数量的制程，从P4时代开始，不管是CPU的包装盒，还是各个网站的产品库都会标注CPU的XX纳米的制做工艺。
现如今，处理器的纳米工艺技术已经更进一步的深入人心，消费者对处理器工艺的理解也不仅仅是一门技术，而更像是一类指标，一类选购时所参考的指导。在众多用户看来，处理器的工艺就代表着产品的现金性工艺，与功耗性能有着密切的联系。那么追根到底，什么才是CPU的制作工艺呢？这些工艺又和材料学有着什么样的关系？
工艺和材料有什么联系?
● 到底什么才是工艺？
所谓CPU采用多少纳米的工艺，不是指的芯片上每个晶体管的大小，也不是指在晶圆上蚀刻芯片形成电路时采用的激光光源的波长，而是指集成电路工艺在晶圆上生产出来的电路中最小线条宽度，即线宽。 线宽是集成电路工艺先进水平的主要指标。在MOS电路中，人们也常栅极长度来定义线宽。我们常说的CPU工艺是指最小线条宽度。
工艺进步的标志
为什么线宽是集成电路工艺先进水平标准呢？因为线宽越小, 晶体管也越小，由于晶管体积变小，晶体管工作需要的电压和电流就越低，晶体管开关的速度也就越快，这样先进工艺的晶体管就可以工作在更高的频率下，随之而来的就是芯片功耗的降低，稳定性和性能则会提升。同时线宽越小，集成度就高,在同一面积上就集成更多电路单元。相同面积的晶圆上就能生产出更多数量的CPU，从而降低生产成本。
加工精度是集成电路发展的主要指标
自1947年晶体管发明迄今，催生了功能更强，成本更低，耗电量更小的产品。虽然科技发展迅速，但基于晶体管集成电路发展也面临着种种难题。
晶体管之父「William Shockley」
我们知道晶体管制造工艺的线宽大小主要是光刻技术决定的，但随着更先进的光刻技术将线宽的减小并提升晶体管的集成度的提升，漏电以及RC延时这两个主要问题制约集成电路工艺的发展。当然也还有其它的一些因素，比如线路串扰，造成逻辑电路的误动作。一方面要克服这些不利因素，另一方面还要通过工艺之外的方法来提升晶体管的速度，这就得通过寻求新材料以获得更好解决方案。
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电介质的性质 low-K与high-K
首先我们要知道CPU内部的集成电路除了，金属导线，半导体材料之外，还有分布于他们周围的至关重要的“电介质”，“电介质”同时影响着晶体管本身诸如漏电、开关速度之类的电学特性也影响着集成电路整体的其它各种物理性能和逻辑运算能力，对CPU的发展起着决定性的作用。下面先我们就要来了解电介质的概念。
● 什么是电介质？
IBM CPU的截面图，绿色的部分即为电介质
材料从导电特性上可分为可分为超导体、导体、半导体、绝缘体等，导电性能良好的材料称为电的良导体或直接称为导体，不导电的材料称为电的不良导体或者称作绝缘体。导体中含有许多可以自由移动的电荷，而绝缘体中电荷被紧密的束缚在自身所属的原子核周围，这些电子由于被原子束缚的较紧所以不能自由流动。
极化的电介质
绝缘体不能导电，但在电场中会受的电场的作用而极化，同时极化后产生的电场也会影响原来的电场，这种特性在电学中起着重要的作用。因此从电场的角度来看，绝缘体也被称为电介质(dielectric)。（也就是说在晶体管里电介质性质上就是我们大家熟知的绝缘体，OK，没有那么神秘，别被专业名词吓跑~~）
● 什么是High－k/Low-K
电介质在外加电场时会产生感应电荷而削弱电场，原外加电场(真空中)与最终介质中电场比值即介电常数 (permittivity),又称诱电率，用kappa或K表示。其中作为储电材料的电介质的k 值对电容容量的大小起着关键性作用，Ｋ值越大，则电介质所处的电路的电容越大，Ｋ值越小，则电路的电容越小。
不同电介质的介电常数k 相差很大，真空的k 值为1，在所有材料中最低；工程上根据k值的不同，把电介质分为高k(high-k)电介质和低k(low-k)电介质两类。介电常数k ＞3.9 时，判定为high-k；而k≤3.9时则为low-k。IBM将low-k标准规定为k≤2.8，目前业界大多以2.8作为low-k电介质的k 值上限。
对于半导体工业而言，寻找更为合适的电介质对于集成工艺的发展有着核心的影响力。如果把光刻技术比喻为“挤”，则在挤的同时带来的种种问题则必须由更加合适的材料来解决。
铜互连技术与low-k电介质
由于半导体制程的不断进步，集成电路的尺寸愈来愈小、电路愈来愈密，同时工作频率愈来愈快，芯片内电路内的寄生电阻效应和寄生电容效应也就愈来愈严重，进而使频率无法再提升，这种情况称之为阻容延迟（又叫阻容迟滞，RC延时,RC Delay），RC延时不仅阻碍频率成长，同时也会增加电路的无用功的功耗。
● 铜互连技术解决寄生电阻延迟
1997年，IBM公司开发出芯片铜互联技术
寄生电阻的问题来自于线路本身的电阻性，如果可以用电阻值更低、传导性更佳的线路材质，寄生电阻的问题就可以缓解。目前集成电路业界已经采用铜互联技术来代替铝互连技术，由于铜比铝有更好的导电率，电阻较低，单纯采用铜来代替铝作为互联材料可以降低RC 大约40%。
● Low-K电介质解决寄生电容
寄生电容
而寄生电容则是在集成电路内部，由于ILD(Inter Layer Dielectrics，层间电介质)的存在，导线之间就不可避免地存在电容，称之为寄生电容（分布电容）。随着工艺制程的提高，单位面积里的导线越来越多，连线间的间距变小，连线间的耦合电容变得显著，寄生电容产生的串绕和延时增加等一系列问题更加突出。寄生电容不仅影响芯片的速度，也对工作可靠性构成严重威胁。
图中蓝色部分low-K电介质用于ILD
所以必须减少连接晶体管的导线之间的电容，以减少延迟和串扰。我们知道在决定电容器容量的大小的各种因素里，在结构不变的情况下，减少电介质的k值，可以减小电容的容量。因此，使用low-k电介质作为ILD来替代传统的二氧化硅，可以有效地降低互连线之间的分布电容，从而可使芯片总体性能提升10％左右。
Airgap技术：铜导线间加入气孔，取代传统的Low-k电介质
当然最好的low-k是“没有材料”为此，IBM提出了用气隙代替绝缘材料的Airgap技术。Airgap的方法是在硅片上涂上一层特殊的聚合材料，这种材料通过烘焙，能够自然形成数万亿个大小均匀尺寸仅为20纳米的细孔，提高了元件及导线间的绝缘性能。仅此一项措施，就能让微芯片的运行速度再次提高三分之一，并可以节能15%。不过，我们担心它的散热效果和机械强度。
high-k材料是晶体管性能的关键
● 晶体管的两种电流泄漏
影响集成电路发展的另一个瓶颈是晶体管内部的电流泄漏。分为两个部分，一是亚阈压泄漏或是关状态泄漏即从源极（Source）通往汲极（Drain）的电流漏往基极（Body，在此也可称Silicon Substrate），另一是栅泄漏，电流由门极（闸极、栅极Gate）电流漏往基极。
两种电流泄漏
这个这两种电流的泄漏都需要提高门电压以及驱动电流来进行补偿。这两种情况都加大了不稳定性、能量消耗和CPU的发热量。
●栅级厚度/电容与晶体管性能
晶体管的结构
在传统的二氧化硅做栅级的绝缘层时（上图中浅绿色部分），随着制程越来越先进，晶体管也越来越小，晶体管的栅级面积也越做越小。而晶体管的栅级用于控制流过源漏极之间的电流，栅极电容很大程度决定了对于电流的调控能力，但是随着栅极面积的减小，栅级的电容就会也减小。为了在较小的工艺制程中获得足够的调控性能，传统的方法是减小绝缘层电介质的厚度，以在栅级面积的减少时维持栅级的电容。
● 栅级厚度在电容与漏电间两难
传统的晶体管栅极用二氧化硅为电介质
到65纳米时栅级电介质绝缘层越来越薄仅有5个氧原子的厚度，在这种尺度下，所有的物理现象都在量子力学所规范的世界内，例如电子的穿隧效应（tunneling effect）。因为穿隧效应，有些电子有机会越过氧化层所形成的位能障壁（potential barrier）而产生漏电流。这种泄漏不仅加大了功耗和发热，而亚阈压泄漏会随着温度的增长以幂指数增长，严重的影响了逻辑电路的稳定性，限制了工艺的发展。而要解决这系列问题再是新材料所要做的。
采用基于铪的栅极电介质
栅极电容除了受到电介质厚度的影响之外，还和栅极电介质的介电常数成正比。因此,使用具有更高介电常数的栅极电介质来替代传统二氧化硅电介质材料能解决栅极电容和漏电流的两难问题。该方法可以在提高栅极电介质厚度以减小栅极漏电流的同时,保持MOS管的调控能力。
通过前面的理论介绍，大家已经可以大至知道CPU工艺发展中对新材料的需求和新材料将会起到的作用。在具体的应用中，这些新材料到底能发挥多大的作用？下面将会通过具体的实例来讲解CPU制造的材料学对工艺和性能的促进。
65纳米到45纳米业界质的的飞跃
● 从65纳米到45纳米 必须找到新的high-K材料
如之前面所描述的，在45纳米以前使用的二氧化硅由于易获取性以及能够通过压缩其厚度以维持栅级的电容进而持续改善晶体管效能，因此在过往四十余年的时间中，业内均普遍采用二氧化硅做为制造晶体管栅介质的材料。而在65纳米制程工艺下，Intel公司已经将晶体管二氧化硅栅介质的厚度压缩至与五层原子的厚度相当。65纳米已经达到了这种传统材料的极限。
高K+金属栅集晶体管
为了解决上述问题，便开发了新的高-K材料来做栅级，目前Intel使用金属铪(读音为哈，英文为Hafnium)的氧化物作为栅极的电介质，这种材料具有高K的性质，可以做的足够厚以防止漏电，又因为有较高的介电常数可以维持栅级的电容。不过这种材料作为新的栅极电介质和原来的栅极的多晶硅（参杂）不兼容。后来Intel用特殊金属代替多晶硅作为栅极材料，至于金属材料的成分则属于商业机密并没有公布。而金属栅极本身相比多晶硅拥有更快的开关速率，又多了一个提升速度的因素（可以说是一石N鸟）。金属栅极与高电介质组成的栅极结构就是所谓的“高K金属栅结构”,能使晶体农牧管开关速度能够提升20%且耗电量降低30%。
● 第一款45纳米QX9650 晶体管数量增长40% 面积下降25%
Yorkfield内核四核心Core 2 Extreme QX9650特性众多
图左为Yorkfield内核C2E QX9650，右为Kentsfield内核C2E QX6850
采用了高k金属栅结构的Yorkfield内核四核心处理器拥有8.2亿个晶体管，这比上一代采用二氧化硅做栅级电介质的65纳米Kentsfield内核的5.82亿个晶体管足足多出了2.38亿个之多。其中，50%的二级缓存容量增长约占据了1.92亿个晶体管，而余下的部分则分别由新增的SSE4多媒体指令运算单元以及微架构的改良部分所占据。
虽然内建晶体管数量提升了约40%，但是由于采用了先进的高K金属栅材料的45纳米制程工艺，Yorkfield内核四核心处理器的核心面积仍由286平方毫米缩减至214平方毫米，单位晶圆内切割核心数量的增长有助于产品成本的进一步降低。
英特尔共同创始人Gordon Moore说，采用“high-k”和金属材料标志着自从60年代末推出多晶硅栅MOS晶体管以来晶体管技术的一个最大的变化。
英特尔高级研究员Mark Bohr说，在45纳米工艺技术中采用“high-k”和金属栅晶体管将使英特尔能够提供速度更快、更节能多内核产品，把摩尔定律延续到下一个10年。
而在新一代的处理器中所推出的睿技术正是基于更高的晶体管开关速度和更低的漏电率。包括Intel下一代普及的32纳米技术在内，高-K材料都将成为新一轮技术革新的关键。
采用了低-K使羿龙II X4 940飞跃
面对Intel越来越先进的技术，AMD虽然慢了半拍但也仍然在加紧的追求更新的技术。羿龙
II X4 940是AMD首款45纳米的桌面级处理器，当时AMD的45纳米制程工艺是联合IBM一同研发。这项技术包括了超低K电介质互联技术、多重增强晶体管应变技术和沉浸式光刻技术。正是这些技术大幅的提升了 羿龙II X4 940的性能。
羿龙II X4 处理器超频记录（详细请点击）
得益于45nm优秀制程，全新的 羿龙II X4 处理器可以轻松的进行频率的调节，风冷4G、液氮6G已成为了铁一般的事实。而更高的频率显然是以晶体管的性能提升和更低的RC延迟为基础的。
左为65纳米右为45纳米
上图中浅蓝色为单个核心与其二级缓存，粉红色为共享三级缓存，65纳米的Agena集成了4.68亿个晶体管，核心(Die)面积大约285平方毫米，45纳米的Deneb的晶体管增加了62％，多达7.58亿个，但核心面积却减小了9.5％，只有258平方毫米。而实现这些都得益于新材料对新工艺的支撑。
羿龙™Ⅱ核心各部分均有所提升
同时羿龙II X4 940其将L2+L3的缓存容量升级到了8MB大小，仅仅是L3缓存的容量，较上代产品便有了3倍的提升。这些进展正是在新材料和新工艺的相互支撑下而取得成功的。
总结：
芯片中使用low-k电介质作为ILD，可以减少寄生电容容量，降低信号串扰，这样就允许互连线之间的距离更近，为提高芯片集成度扫清了障碍；其次，减小电介质k值，可以缩短信号传播延时，这样就为提高芯片速度留下了一定空间。low-k技术的发展前景是采用真空做ILD。
芯片中使用high-k电介质作为晶体管栅极的电介质用以增加栅极的电容同时增加厚度以减少漏电。前景是继续寻求更高的high-K材料。
High-k与low-k材料都是替代原来采用的二氧化硅材料。另外铜互连技术及金属栅极技术也提升了集成电路的性能。
＊附注：有些读者朋友可能搞不明白为什么晶体管的体积在缩小，而栅极电介质的厚度反而要增加，是不是矛盾？更先进的工艺缩小了晶体管的栅级面积，随之也缩小了栅极的电容，而晶管的正常工作需要栅级维持一定的电容。这种栅级面积缩小的情况下维持电容有两个方法，一是缩小栅极电介质的厚度，但随之而来的就是漏电；另一个办法是采用高k的电介质来替代原来的二氧化硅，这样即通过增加栅极电介质厚度减小漏电又能维持电容。原来的栅极电介质的厚度减小也不是为了缩小晶体管的体积，而为是了加大栅级的电容，使用高k材料以增加栅级电介质的厚度会有利于减小栅级的面积，进一步提高集成电路的工艺，所以两者不仅不矛盾，反而是一种促进。
